崗位職責(zé):
1.負(fù)責(zé)SRAM等存儲陣列設(shè)計,制定架構(gòu)方案,完成單元電路設(shè)計、布局規(guī)劃及參數(shù)優(yōu)化;?
2.開發(fā)存儲陣列編譯腳本,搭建調(diào)試環(huán)境,定位問題;?
3.主導(dǎo)數(shù)?;旌夏K集成,保障系統(tǒng)兼容性;?
4.制定存儲宏單元驗證方案,開展功能、時序及可靠性驗證,編寫報告。
崗位要求:
(一)基本條件:
1. 碩士及以上學(xué)歷;年齡:碩士≤35周歲,博士≤40周歲(核心技術(shù)骨干或頭部芯片企業(yè)資深經(jīng)驗者年齡可放寬);?
2. 工作經(jīng)歷:至少參與1個完整存儲陣列設(shè)計項目;?
博士有存儲電路頂刊/專利者優(yōu)先;有SRAM或數(shù)?;旌霞山?jīng)驗者優(yōu)先。
(二)核心技能:
1.精通 SRAM 等存儲單元原理,掌握存儲陣列架構(gòu)設(shè)計,能獨(dú)立完成電路設(shè)計與仿真;?
2.熟練使用Cadence Virtuoso等設(shè)計工具,具備版圖規(guī)劃與寄生參數(shù)分析能力;?
3.會用Python/Tcl編寫自動化腳本,熟練操作示波器、邏輯分析儀等調(diào)試設(shè)備;?
4.掌握數(shù)模接口隔離、信號完整性優(yōu)化技術(shù),熟悉運(yùn)算放大器、參考源等模擬模塊;?
5.能使用Spectre/HSPICE開展仿真,具備LVS/DRC/ERC后仿真經(jīng)驗。