1. 參與SOC芯片模塊級(jí)與系統(tǒng)級(jí)驗(yàn)證,依據(jù)設(shè)計(jì)規(guī)格制定驗(yàn)證計(jì)劃、定義覆蓋率模型及驗(yàn)證目標(biāo),確保功能、性能、協(xié)議一致性符合要求。
2. 基于SystemVerilog/UVM搭建可重用驗(yàn)證環(huán)境,集成PCIe/DDR/AXI等協(xié)議VIP,開發(fā)定向及約束隨機(jī)測(cè)試用例。
3. 執(zhí)行仿真測(cè)試(前仿/后仿),使用VCS、Verdi等工具調(diào)試定位設(shè)計(jì)缺陷,與設(shè)計(jì)團(tuán)隊(duì)協(xié)作推動(dòng)問(wèn)題閉環(huán)。
4. 開展覆蓋率分析,補(bǔ)充測(cè)試用例實(shí)現(xiàn)覆蓋率目標(biāo),編寫驗(yàn)證報(bào)告及相關(guān)技術(shù)文檔。
(二)技能要求
1. 精通SystemVerilog語(yǔ)言及UVM驗(yàn)證方法學(xué),熟練搭建模塊化驗(yàn)證平臺(tái)。
2. 熟練使用主流EDA工具(VCS、Questa、Verdi等),具備獨(dú)立仿真調(diào)試能力。
3. 掌握至少一種腳本語(yǔ)言(Python/Perl/Shell/Tcl),能開發(fā)自動(dòng)化驗(yàn)證工具。
4. 深入理解AMBA(AXI/AHB/APB)等總線協(xié)議,有PCIe/DDR/LPDDR等高速接口驗(yàn)證經(jīng)驗(yàn)者優(yōu)先。