雇員點(diǎn)評(píng)標(biāo)簽
職位描述
VERILOG、VHDL
核心職責(zé)
RTL設(shè)計(jì)與實(shí)現(xiàn)：使用Verilog/VHDL/SystemVerilog實(shí)現(xiàn)數(shù)字模塊（如處理器、總線接口、DSP單元等）。
協(xié)議與架構(gòu)分析：理解AMBA（AXI/AHB/APB）、PCIe、DDR等總線協(xié)議，參與芯片架構(gòu)設(shè)計(jì)。
功能驗(yàn)證協(xié)同：與驗(yàn)證工程師合作制定測(cè)試計(jì)劃，通過仿真（如UVM）確保設(shè)計(jì)符合預(yù)期。
低功耗設(shè)計(jì)：應(yīng)用時(shí)鐘門控（Clock Gating）、電源門控（Power Gating）、多電壓域（Multi-Voltage Domain）等技術(shù)。
時(shí)序與面積優(yōu)化：通過流水線、狀態(tài)機(jī)優(yōu)化、邏輯壓縮等方法滿足PPA（Power-Performance-Area）目標(biāo)。
IP集成：集成第三方IP（如ARM核、SerDes PHY），處理協(xié)議適配與數(shù)據(jù)通路整合。
2. 技術(shù)棧要求
語言與工具：
HDL：Verilog（主流）、VHDL（航天）、SystemVerilog（驗(yàn)證與設(shè)計(jì)結(jié)合）。
仿真工具：VCS（Synopsys）、Xcelium（Cadence）、Questa（Mentor）。
綜合與靜態(tài)時(shí)序：Design Compiler（DC）、PrimeTime（PT）。
腳本：Python/Perl/TCL用于自動(dòng)化流程（如代碼生成、回歸測(cè)試）。
關(guān)鍵技能：
時(shí)序分析：建立時(shí)間（Setup Time）、保持時(shí)間（Hold Time）的約束與修復(fù)。
EDA工具鏈：熟悉Vivado/Quartus（FPGA原型驗(yàn)證）、Formality（形式驗(yàn)證）。
總線與接口：深入理解AXI Stream、I2C/SPI/UART等低速接口時(shí)序。
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工作地點(diǎn)
西安碑林區(qū)航空科技大廈
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職位發(fā)布者
唐彩霞/招聘經(jīng)理
立即溝通
中軟國(guó)際中軟國(guó)際是行業(yè)領(lǐng)先的全球化軟件與信息技術(shù)服務(wù)企業(yè)，成立于2000年，為香港主板上市公司（股票代碼：00354.HK），擁有中國(guó)分支40+、海外分支14個(gè)，擁有員工超過9萬人，服務(wù)覆蓋超過40個(gè)國(guó)家。中軟國(guó)際應(yīng)用開發(fā)與管理專業(yè)沉淀深厚，企業(yè)數(shù)字化轉(zhuǎn)型的最佳實(shí)踐和專家人才充沛。公司與華為等戰(zhàn)略伙伴一起，構(gòu)建軟件產(chǎn)業(yè)互聯(lián)網(wǎng)平臺(tái)，領(lǐng)先技術(shù)變革，提升產(chǎn)業(yè)效率，致力于使能軟件企業(yè)引領(lǐng)發(fā)展，服務(wù)制造企業(yè)轉(zhuǎn)型升級(jí)，為政企客戶提供“好、快、多、省”的信息技術(shù)服務(wù)。中軟國(guó)際四大業(yè)務(wù)蓬勃發(fā)展：夯實(shí)基石業(yè)務(wù)作為第一增長(zhǎng)曲線的地位，確定云智能業(yè)務(wù)為第二增長(zhǎng)曲線，發(fā)展鴻蒙生態(tài)、解放號(hào)為第三增長(zhǎng)曲線，推動(dòng)解放號(hào)作為軟件產(chǎn)業(yè)互聯(lián)網(wǎng)平臺(tái)全面升級(jí)。公司在云計(jì)算、大數(shù)據(jù)、人工智能、物聯(lián)網(wǎng)、移動(dòng)互聯(lián)網(wǎng)等方面具有豐富的咨詢、設(shè)計(jì)、實(shí)施和服務(wù)經(jīng)驗(yàn)，是全球客戶數(shù)字化轉(zhuǎn)型的共創(chuàng)伙伴。公司長(zhǎng)期服務(wù)于多家全球500強(qiáng)企業(yè)等頭部客戶和眾多高成長(zhǎng)潛力客戶，覆蓋金融、電信、互聯(lián)網(wǎng)、高科技、政府、制造與流通、交通、能源、教育等行業(yè)。公司已連續(xù)四年創(chuàng)造超百億人民幣營(yíng)收，并立志在未來成為全球最優(yōu)秀IT服務(wù)商之一。
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