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芯片概要設(shè)計(jì) 參與芯片架構(gòu)定義，完成模塊級功能劃分及規(guī)格制定。 編寫芯片級/模塊級設(shè)計(jì)文檔，包括接口協(xié)議、數(shù)據(jù)流、控制邏輯等。 關(guān)鍵電路設(shè)計(jì)（RTL實(shí)現(xiàn)） 負(fù)責(zé)數(shù)字IP或關(guān)鍵模塊的RTL設(shè)計(jì)（Verilog/VHDL），確保滿足功能、時(shí)序及功耗要求。 優(yōu)化關(guān)鍵路徑，解決跨時(shí)鐘域（CDC）、低功耗（UPF/CPF）等設(shè)計(jì)問題。 芯片集成與互連設(shè)計(jì) 負(fù)責(zé)SoC系統(tǒng)集成，包括總線（AMBA/AXI/APB等）、NoC互聯(lián)及IP接口整合。 設(shè)計(jì)模式選擇、功能使能/禁止邏輯及芯片配置寄存器（CSR）方案。 芯片安全性與可測性設(shè)計(jì) 實(shí)現(xiàn)安全機(jī)制（加密/防篡改/權(quán)限控制）及DFT（Scan/JTAG/BIST）相關(guān)邏輯。 配合驗(yàn)證團(tuán)隊(duì)完成功能覆蓋率收斂及硅前調(diào)試。 任職要求 必備技能 3-5年以上數(shù)字IC前端設(shè)計(jì)經(jīng)驗(yàn)，精通Verilog/VHDL RTL編碼。 熟悉芯片全流程開發(fā)，具備模塊劃分、接口設(shè)計(jì)、時(shí)序優(yōu)化能力。 掌握AMBA總線、低功耗設(shè)計(jì)（Clock Gating/ Power Domain）、CDC處理。 熟練使用EDA工具（VCS/NC-Verilog、SpyGlass、DC等）。 優(yōu)先條件 有機(jī)載、芯片計(jì)設(shè)研發(fā)經(jīng)驗(yàn)者優(yōu)先。