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ASIC 綜合工程師
工資面議

工作職責(zé)：
1、 RTL 到門(mén)級(jí)網(wǎng)表生成：
a) 使用行業(yè)標(biāo)準(zhǔn)的綜合工具，將復(fù)雜的 RTL（寄存器傳輸級(jí)）設(shè)計(jì)（Verilog/SystemVerilog）綜合為門(mén)級(jí)網(wǎng)表。
b) 理解并解讀 RTL 代碼，并與 RTL 設(shè)計(jì)人員協(xié)作解決與綜合相關(guān)的問(wèn)題。

2、 約束管理和優(yōu)化：
a) 開(kāi)發(fā)、完善和管理全面的SDC（Synopsys設(shè)計(jì)約束）文件，包括時(shí)鐘定義、I/O延遲、時(shí)序異常和錯(cuò)誤路徑。
b) 在綜合階段推動(dòng)時(shí)序收斂，識(shí)別并修復(fù)時(shí)序違規(guī)。
c) 在綜合過(guò)程中進(jìn)行面積和功耗優(yōu)化，探索不同的策略和工具選項(xiàng)。
d) 在綜合過(guò)程中實(shí)施低功耗設(shè)計(jì)技術(shù)（例如，時(shí)鐘門(mén)控、功率門(mén)控插入、基于UPF的多電壓域支持）。

3、 可測(cè)試性設(shè)計(jì) (DFT) 集成：
a) 與DFT工程師緊密合作，在綜合流程中插入掃描鏈、存儲(chǔ)器內(nèi)置自檢 (BIST) 和其他測(cè)試邏輯。
b) 確保綜合后DFT結(jié)構(gòu)的正確集成和驗(yàn)證。

4、 靜態(tài)時(shí)序分析 (STA)：
a) 對(duì)綜合后的網(wǎng)表進(jìn)行初步靜態(tài)時(shí)序分析 (STA)，以識(shí)別并解決關(guān)鍵路徑和時(shí)序違規(guī)。
b) 生成并分析時(shí)序報(bào)告，確保設(shè)計(jì)符合性能目標(biāo)。

5、 Linting、CDC 和 RDC 檢查：
a) 運(yùn)行并分析 Linting 工具（例如 SpyGlass），以確保 RTL 質(zhì)量、遵循編碼指南并識(shí)別潛在的綜合問(wèn)題。
b) 執(zhí)行時(shí)鐘域交叉 (CDC) 和復(fù)位域交叉 (RDC) 分析，并確保同步機(jī)制到位。

6、 物理設(shè)計(jì)協(xié)作：
a) 與物理設(shè)計(jì)（布局布線）團(tuán)隊(duì)緊密合作，提供高質(zhì)量的網(wǎng)表和約束。
b) 了解物理設(shè)計(jì)對(duì)綜合的影響，并為布局規(guī)劃、布局布線和布線優(yōu)化（例如“物理感知綜合”）提供反饋。
c) 與后端團(tuán)隊(duì)一起參與迭代循環(huán)，以實(shí)現(xiàn)最終設(shè)計(jì)收斂。

7、 流程開(kāi)發(fā)和自動(dòng)化：
a) 使用 TCL、Python 或 Perl 開(kāi)發(fā)和維護(hù)自動(dòng)化綜合流程和腳本。
b) 改進(jìn)現(xiàn)有腳本，提高效率、穩(wěn)健性和可重用性。
c) 參與綜合方法的開(kāi)發(fā)。

8、 問(wèn)題解決和調(diào)試：
a) 調(diào)試與綜合相關(guān)的問(wèn)題，包括功能不匹配、時(shí)序違規(guī)和工具崩潰。
b) 找出根本原因并提出解決方案，如有需要，可與 EDA 供應(yīng)商有效合作。

9、 文檔和報(bào)告：
a) 記錄綜合結(jié)果、流程細(xì)節(jié)以及任何設(shè)計(jì)特定的優(yōu)化。
b) 向設(shè)計(jì)和物理設(shè)計(jì)團(tuán)隊(duì)清晰地傳達(dá)技術(shù)挑戰(zhàn)和進(jìn)展。

工作要求：
1、 3-5年工作經(jīng)驗(yàn)，電氣工程、計(jì)算機(jī)工程或相關(guān)領(lǐng)域的學(xué)士或碩士學(xué)位。

2、 語(yǔ)言：
a) 硬件描述語(yǔ)言 (HDL)：精通 Verilog 和 SystemVerilog，能夠理解和調(diào)試 RTL 代碼。能夠閱讀和解釋 VHDL 者優(yōu)先。
b) 腳本語(yǔ)言：精通 TCL 腳本，用于綜合工具腳本編寫(xiě)和約束生成。精通 Python 和/或 Perl 腳本，用于自動(dòng)化、數(shù)據(jù)處理和流程開(kāi)發(fā)。

3、 工具：
a) 綜合工具：精通業(yè)界領(lǐng)先的綜合工具，主要包括 Synopsys Design Compiler (DC)/Fusion Compiler 或 Cadence Genus/Joules。熟悉這些工具中的高級(jí)綜合選項(xiàng)和優(yōu)化技術(shù)。
b) 時(shí)序分析工具：熟悉 Synopsys PrimeTime 或 Cadence Tempus 靜態(tài)時(shí)序分析 (STA) 工具。深入了解時(shí)序分析概念：建立時(shí)間、保持時(shí)間、時(shí)鐘偏移、抖動(dòng)、開(kāi)路電壓 (OCV)、降額、時(shí)序拐點(diǎn)。

4、 數(shù)字設(shè)計(jì)基礎(chǔ)：
a) 深入了解數(shù)字邏輯設(shè)計(jì)、組合邏輯和時(shí)序邏輯、狀態(tài)機(jī)和有限狀態(tài)機(jī) (FSM)。
b) 精通時(shí)鐘方法、跨時(shí)鐘域 (CDC) 和跨復(fù)位域 (RDC) 同步技術(shù)。
c) 了解各種類(lèi)型的觸發(fā)器、鎖存器和存儲(chǔ)器。

5、 系統(tǒng)：
a) 版本控制系統(tǒng)：熟練使用 Git、Perforce 或其他版本控制系統(tǒng)。
b) 操作系統(tǒng)：熟練掌握 Linux/Unix 命令行環(huán)境。

6、 ASIC 設(shè)計(jì)流程知識(shí)：深入了解整個(gè) ASIC 設(shè)計(jì)流程，尤其是 RTL 設(shè)計(jì)、綜合、DFT 和物理設(shè)計(jì)（布局布線）之間的接口和依賴(lài)關(guān)系。

7、 低功耗設(shè)計(jì) (LPD)：熟悉低功耗綜合技術(shù)：時(shí)鐘門(mén)控、多閾值庫(kù)、功率門(mén)控和 UPF（統(tǒng)一功率格式）基于流程的流程。

8、 內(nèi)存集成：具備內(nèi)存 IP 集成經(jīng)驗(yàn)，包括內(nèi)存相關(guān)資源（LEF、Liberty、NLDM/CCSN、Verilog 模型）。

期望（加分）技能和經(jīng)驗(yàn)：
1、 具備使用形式等效性檢查 (LEC) 工具（例如 Synopsys Formality、Cadence Conformal）驗(yàn)證綜合正確性的經(jīng)驗(yàn)。
2、 熟悉 P&R 工具（例如 Synopsys ICC2、Cadence Innovus），能夠從綜合角度理解物理設(shè)計(jì)的影響和調(diào)試問(wèn)題。
3、 具備高級(jí)綜合 (HLS) 經(jīng)驗(yàn)。
4、 了解標(biāo)準(zhǔn)單元庫(kù)及其特性（時(shí)序、功耗、面積）。
5、 擁有先進(jìn)工藝節(jié)點(diǎn)（例如 7nm、5nm、3nm）的經(jīng)驗(yàn)。
6、 了解信號(hào)完整性 (SI) 和電遷移 (EM) 對(duì)時(shí)序和功耗的影響。
7、 具備分布式綜合或分層綜合方法的經(jīng)驗(yàn)。
8、 具備特定領(lǐng)域知識(shí)（例如 CPU、GPU、網(wǎng)絡(luò)、AI 加速器）。


基本要求：
1、 具備強(qiáng)大的分析和解決問(wèn)題能力，并能系統(tǒng)地進(jìn)行調(diào)試。
2、 注重細(xì)節(jié)，并致力于實(shí)現(xiàn)質(zhì)量和 PPA 目標(biāo)。
3、 積極主動(dòng)，有上進(jìn)心，能夠獨(dú)立工作，也能在高度協(xié)作的團(tuán)隊(duì)中工作。
4、 具備出色的書(shū)面和口頭溝通能力，能夠勝任技術(shù)討論、文檔編寫(xiě)和報(bào)告工作。
5、 能夠快速學(xué)習(xí)新工具和方法，并適應(yīng)不斷變化的設(shè)計(jì)挑戰(zhàn)。