職位描述
Verilog HDL高速接口SATADDR電子/半導(dǎo)體/集成電路
崗位職責(zé)：
1.SOC系統(tǒng)設(shè)計, 并與Firmware工程師制定架構(gòu)方案。
2.FPGA芯片的選型，并協(xié)助完成電路原理圖的設(shè)計。
3.完成設(shè)計文檔的制定。
4.負(fù)責(zé)設(shè)計任務(wù)的Verilog實現(xiàn)、仿真和驗證。
崗位要求：
1.通信、電子及相關(guān)專業(yè)本科及本科以上學(xué)歷。
2.熟悉FPGA的設(shè)計開發(fā)流程，熟悉Verilog語言，熟悉相關(guān)綜合仿真軟件。
3.有ALTERA或XILINX系列的FPGA設(shè)計經(jīng)驗。
4.有高速大規(guī)模FPGA使用經(jīng)驗者優(yōu)先。
5.優(yōu)先211院校學(xué)生
1.SOC系統(tǒng)設(shè)計, 并與Firmware工程師制定架構(gòu)方案。
2.FPGA芯片的選型，并協(xié)助完成電路原理圖的設(shè)計。
3.完成設(shè)計文檔的制定。
4.負(fù)責(zé)設(shè)計任務(wù)的Verilog實現(xiàn)、仿真和驗證。
崗位要求：
1.通信、電子及相關(guān)專業(yè)本科及本科以上學(xué)歷。
2.熟悉FPGA的設(shè)計開發(fā)流程，熟悉Verilog語言，熟悉相關(guān)綜合仿真軟件。
3.有ALTERA或XILINX系列的FPGA設(shè)計經(jīng)驗。
4.有高速大規(guī)模FPGA使用經(jīng)驗者優(yōu)先。
5.優(yōu)先211院校學(xué)生
獎金績效
績效獎金，項目獎金
工作地點
長沙開福區(qū)開福寺站
認(rèn)證資質(zhì)
營業(yè)執(zhí)照信息
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