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工作職責(zé)
1. 參與AI加速器架構(gòu)設(shè)計和RTL實現(xiàn)，集成等工作
2. 參與AI加速器數(shù)學(xué)模型的設(shè)計和實現(xiàn)
3. 使用綜合、STA和功耗分析工具，分析優(yōu)化模塊的時序，面積和功耗指標
4. 參與AI加速器的性能優(yōu)化，面積優(yōu)化
5. 參與IP交付流程，協(xié)同編譯器設(shè)計團隊，完成算法加速的優(yōu)化
任職要求
1. 微電子，電子等相關(guān)專業(yè)本科或研究生及以上學(xué)歷
2. 8年以上芯片IP設(shè)計經(jīng)驗
3. 深入理解前端ASIC設(shè)計流程：熟悉前端EDA工具如Verdi，spyglass等；扎實的RTL邏輯設(shè)計及編碼能力， 熟悉Verilog/System Verilog 硬件描述語言
4. 具有大規(guī)模芯片設(shè)計經(jīng)驗優(yōu)先
熟悉深度學(xué)習(xí)算法，了解深度學(xué)習(xí)算法基本原理者優(yōu)先