崗位職責(zé):
系統(tǒng)集成與驗(yàn)證支持: 主導(dǎo)或深度參與GPGPU子系統(tǒng)在SoC中的集成,包括與片上網(wǎng)絡(luò)(NoC)、系統(tǒng)緩存、DDR/HBM控制器、其他加速器及CPU集群的接口設(shè)計(jì)與集成。與驗(yàn)證團(tuán)隊(duì)緊密合作,制定驗(yàn)證計(jì)劃,支持模塊級(jí)和系統(tǒng)級(jí)驗(yàn)證。
2.負(fù)責(zé)或領(lǐng)導(dǎo)高速Die-to-Die(D2D)物理層(PHY)和控制器(Controller)的微架構(gòu)設(shè)計(jì)與RTL實(shí)現(xiàn)。
3.主導(dǎo)多Die系統(tǒng)互聯(lián)的總體架構(gòu)定義,評(píng)估并選擇適合的互聯(lián)標(biāo)準(zhǔn)(如UCIe、BoW、OpenHBI、專有協(xié)議等)和封裝技術(shù)(2.5D/3D、CoWoS、EMIB、Foveros等)。
4.設(shè)計(jì)高帶寬、高能效、低延遲的片上網(wǎng)絡(luò)(NoC)與跨Die互聯(lián)適配層,處理多Die間的緩存一致性、內(nèi)存語義和原子操作。
5.物理設(shè)計(jì)協(xié)同:為綜合與物理設(shè)計(jì)團(tuán)隊(duì)提供時(shí)序、面積和功耗的早期評(píng)估與約束;協(xié)同進(jìn)行物理實(shí)現(xiàn)階段的時(shí)序閉合與功耗優(yōu)化,理解后端影響并提出前端解決方案。
任職要求:
1. 計(jì)算機(jī)科學(xué)、電子工程、微電子等相關(guān)專業(yè),碩士及以上學(xué)歷。
2.5年以上 高性能計(jì)算芯片(GPU/GPGPU/高性能CPU/NPU)前端設(shè)計(jì)經(jīng)驗(yàn),有成功流片經(jīng)驗(yàn)。
3.熟悉高性能SoC集成挑戰(zhàn),了解AMBA(AXI/ACE/CHI)或其他高速片上互聯(lián)協(xié)議
4.精通基于Chiplet的異構(gòu)計(jì)算系統(tǒng)架構(gòu),深刻理解互聯(lián)協(xié)議(至少精通UCIe、AIB、BoW或CXL中一種)、緩存一致性協(xié)議(如CCIX、CXL.cache)和高端NoC設(shè)計(jì)