工作時(shí)間:9:00-18:00,雙休,全額公積金,五險(xiǎn)一金,餐補(bǔ),年終,績效,帶薪年假,節(jié)日福利,零食下午茶。
崗位職責(zé)
1. 負(fù)責(zé)公司采集卡相關(guān)FPGA設(shè)計(jì)開發(fā)工作;
2. 承擔(dān)重要模塊的FPGA實(shí)現(xiàn),包括功能仿真和FPGA上板驗(yàn)證,給出詳細(xì)的單元測(cè)試報(bào)告;
3. 配合軟件工程師進(jìn)行產(chǎn)品設(shè)計(jì)過程中的軟硬件聯(lián)調(diào)和驗(yàn)證;
4. 根據(jù)相關(guān)模塊算法設(shè)計(jì),負(fù)責(zé)撰寫FPGA實(shí)現(xiàn)的架構(gòu)設(shè)計(jì)文檔,包括模塊劃分與定義、時(shí)序分析與計(jì)算和資源可實(shí)現(xiàn)性評(píng)估;
5. 負(fù)責(zé)產(chǎn)品研發(fā)與維護(hù),協(xié)助團(tuán)隊(duì)進(jìn)行整機(jī)測(cè)試和調(diào)試;
6. 完成項(xiàng)目相關(guān)技術(shù)文檔的撰寫和整理。
任職要求
1.碩士及以上學(xué)歷,通信、電子等相關(guān)專業(yè);
2. 具有PCIe,Rapid IO,以太網(wǎng)等設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先;
3. 熟練掌握Verilog和VHDL語言,熟練掌握邏輯分析儀和示波器等儀器;
4. 熟悉Xilinx系列芯片的開發(fā),熟練使用EDA開發(fā)環(huán)境;
5. 有較好溝通能力、技術(shù)分析判斷力、創(chuàng)新能力;
6. 責(zé)任心強(qiáng),團(tuán)隊(duì)意識(shí)強(qiáng),事業(yè)心較強(qiáng)。