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更新于 11月28日

邏輯工程師 (代孵化企業(yè)招聘)

1-1.2萬
  • 無錫濱湖區(qū)
  • 1-3年
  • 碩士
  • 全職
  • 招2人

職位描述

RAPID IOVerilog HDLVHDLFPGA電子設(shè)備制造工業(yè)自動(dòng)化
工作時(shí)間:9:00-18:00,雙休,全額公積金,五險(xiǎn)一金,餐補(bǔ),年終,績效,帶薪年假,節(jié)日福利,零食下午茶。
崗位職責(zé)
1. 負(fù)責(zé)公司采集卡相關(guān)FPGA設(shè)計(jì)開發(fā)工作;
2. 承擔(dān)重要模塊的FPGA實(shí)現(xiàn),包括功能仿真和FPGA上板驗(yàn)證,給出詳細(xì)的單元測(cè)試報(bào)告;
3. 配合軟件工程師進(jìn)行產(chǎn)品設(shè)計(jì)過程中的軟硬件聯(lián)調(diào)和驗(yàn)證;
4. 根據(jù)相關(guān)模塊算法設(shè)計(jì),負(fù)責(zé)撰寫FPGA實(shí)現(xiàn)的架構(gòu)設(shè)計(jì)文檔,包括模塊劃分與定義、時(shí)序分析與計(jì)算和資源可實(shí)現(xiàn)性評(píng)估;
5. 負(fù)責(zé)產(chǎn)品研發(fā)與維護(hù),協(xié)助團(tuán)隊(duì)進(jìn)行整機(jī)測(cè)試和調(diào)試;
6. 完成項(xiàng)目相關(guān)技術(shù)文檔的撰寫和整理。
任職要求
1.碩士及以上學(xué)歷,通信、電子等相關(guān)專業(yè);
2. 具有PCIe,Rapid IO,以太網(wǎng)等設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先;
3. 熟練掌握Verilog和VHDL語言,熟練掌握邏輯分析儀和示波器等儀器;
4. 熟悉Xilinx系列芯片的開發(fā),熟練使用EDA開發(fā)環(huán)境;
5. 有較好溝通能力、技術(shù)分析判斷力、創(chuàng)新能力;
6. 責(zé)任心強(qiáng),團(tuán)隊(duì)意識(shí)強(qiáng),事業(yè)心較強(qiáng)。

工作地點(diǎn)

濱湖區(qū)清華大學(xué)無錫應(yīng)用技術(shù)研究院A3棟18樓

職位發(fā)布者

蔡女士/HR

剛剛活躍
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公司Logo清華大學(xué)無錫應(yīng)用技術(shù)研究院
2012年3月20日,清華大學(xué)與無錫市人民政府簽署協(xié)議,聯(lián)合共建“清華大學(xué)無錫應(yīng)用技術(shù)研究院”(簡稱:清華無錫研究院)。清華無錫研究院為清華大學(xué)的派出機(jī)構(gòu),是從事科技服務(wù)并按照企業(yè)化管理的事業(yè)單位,實(shí)行管委會(huì)領(lǐng)導(dǎo)下的院長負(fù)責(zé)制。清華無錫研究院旨在發(fā)揮清華大學(xué)的科技和人才優(yōu)勢(shì),推動(dòng)學(xué)校與地方政府、企業(yè)的緊密合作,促進(jìn)科技成果產(chǎn)業(yè)化,促進(jìn)無錫市的產(chǎn)業(yè)技術(shù)進(jìn)步和社會(huì)經(jīng)濟(jì)發(fā)展。截止目前,清華無錫研究院共建研發(fā)平臺(tái)14個(gè),主要圍繞信息電子、先進(jìn)制造兩個(gè)方向;引進(jìn)及孵化企業(yè)70家,涉及集成電路設(shè)計(jì)、智能電力系統(tǒng)、精密機(jī)械及光電、新能源、創(chuàng)意文化等專業(yè)領(lǐng)域。竭誠歡迎有志于高新技術(shù)產(chǎn)業(yè)化事業(yè)的您,加盟共同發(fā)展!
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