崗位職責:
1.主導 SoC 關鍵子模塊 / 子系統(tǒng)(如 CPU/MCU 核接口、AMBA 總線矩陣)的架構(gòu)設計與邏輯實現(xiàn);
2.負責需求分析、架構(gòu)拆解,編寫詳細設計文檔(Spec)、接口協(xié)議文檔,主導設計評審;
3.獨立完成高質(zhì)量 Verilog RTL 編碼,編寫模塊級測試用例,配合驗證工程師完成功能驗證與 Bug 修復;
4.主導模塊級 / 子系統(tǒng)級綜合、時序分析(STA),制定時序約束(SDC),解決復雜時序違規(guī)(如跨時鐘域 CDC、長路徑延遲);
5.負責低功耗設計方案落地(UPF 約束編寫、電源域規(guī)劃、隔離 / 電平轉(zhuǎn)換單元插入、門控時鐘設計);
6.參與芯片流片前全流程簽核(DRC/ERC/LVS),確保設計交付物合規(guī),支撐流片成功。
任職資格:
1.微電子學專業(yè),本科以上學歷;
2.5年以上ASIC芯片設計經(jīng)驗,有參與過兩款以上芯片成功流片經(jīng)驗;
3.熟悉主流EDA工具,如DC、PT、SPYGLASS、VC_STATIC等
4.熟悉Linux操作系統(tǒng),熟悉TCL、Perl或Python編程;
5.具有團隊合作精神,有責任感,積極主動,溝通能力強。