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1、完成前端設(shè)計(jì)工作，包括RTL編寫(xiě)、綜合（Synthesis）、時(shí)序約束（SDC）與時(shí)序檢查（STA）以及形式驗(yàn)證（Formal Verification）；
2、進(jìn)行功耗分析、性能評(píng)估并輸出設(shè)計(jì)文檔、技術(shù)報(bào)告；
3、使用Verilog/Chisel等語(yǔ)言進(jìn)行功能仿真，配合驗(yàn)證工程師完成模塊級(jí)/系統(tǒng)級(jí)仿真、覆蓋率分析、FPGA原型驗(yàn)證以及芯片調(diào)試；
4、負(fù)責(zé)制定驗(yàn)證計(jì)劃、搭建驗(yàn)證平臺(tái)、編寫(xiě)UVM/Testbench并執(zhí)行驗(yàn)證任務(wù)，輸出驗(yàn)證報(bào)告；
5、與軟件、FPGA、后端工程師緊密合作，分析調(diào)試設(shè)計(jì)缺陷，推動(dòng)Bug修復(fù)并完成芯片級(jí)集成、測(cè)試與調(diào)試；
6、參與芯片架構(gòu)設(shè)計(jì)、Spec定義及技術(shù)交流，撰寫(xiě)設(shè)計(jì)/驗(yàn)證文檔并進(jìn)行技術(shù)培訓(xùn)；
7、熟練使用主流EDA工具進(jìn)行綜合、時(shí)序、仿真與驗(yàn)證
崗位要求：
1、電子、微電子、計(jì)算機(jī)、通信、集成電路等相關(guān)專業(yè)，碩士及以上學(xué)歷（部分崗位接受本科）。
2、扎實(shí)的數(shù)字電路理論基礎(chǔ)，熟練掌握Verilog/SystemVerilog或Chisel，具備大型項(xiàng)目經(jīng)驗(yàn)者優(yōu)先。
3、熟悉前端設(shè)計(jì)流程（RTL編寫(xiě)、綜合、時(shí)序、功耗分析）及驗(yàn)證方法論（UVM、覆蓋率、形式驗(yàn)證），能熟練使用EDA設(shè)計(jì)工具進(jìn)行仿真、時(shí)序檢查。
4、具備C/C++或匯編語(yǔ)言基礎(chǔ)，熟悉Linux/Unix開(kāi)發(fā)環(huán)境，能夠編寫(xiě)腳本（Python、Perl、TCL）以提升設(shè)計(jì)/驗(yàn)證效率。
5、良好的學(xué)習(xí)能力、分析與解決問(wèn)題的能力，具備團(tuán)隊(duì)協(xié)作、溝通與技術(shù)文檔撰寫(xiě)能力。對(duì)前沿技術(shù)（CPU微體系結(jié)構(gòu)、AI加速器、射頻/模擬前端等）有濃厚興趣并能快速跟進(jìn)。
6、熟悉Chisel/Scala、Java、UVM、VMM驗(yàn)證方法論或具備FPGA原型開(kāi)發(fā)經(jīng)驗(yàn)，有處理器、PCIe、DDR、GPU、媒體編解碼等IP開(kāi)發(fā)經(jīng)驗(yàn)者優(yōu)先。