工作職責(zé)
1. 參與鏈路層數(shù)據(jù)加解密通信協(xié)議的設(shè)計與制定，支撐系統(tǒng)安全傳輸能力建設(shè)。
2. 負(fù)責(zé)嵌入式CPU側(cè)（Linux環(huán)境）C語言程序開發(fā)，實現(xiàn)協(xié)議邏輯與數(shù)據(jù)處理功能。
3. 主導(dǎo)FPGA側(cè)（Xilinx平臺）Verilog HDL開發(fā)，完成高速接口與密碼算法相關(guān)邏輯實現(xiàn)。
4. 完成SRIO、SGMII、千兆網(wǎng)口等高速接口的開發(fā)與調(diào)試，保障數(shù)據(jù)傳輸效率。
5. 參與系統(tǒng)聯(lián)調(diào)與測試，驗證數(shù)據(jù)加解密功能的穩(wěn)定性與可靠性。
6. （優(yōu)先）負(fù)責(zé)密碼算法工作模式的封裝與優(yōu)化，提升加密性能與安全性。
任職要求
1. 本科及以上學(xué)歷，計算機(jī)、電子信息、通信工程等相關(guān)專業(yè)。
2. 嵌入式CPU開發(fā)方向：熟練掌握Linux系統(tǒng)下C語言編程，具備多線程、網(wǎng)絡(luò)編程、進(jìn)程間通信經(jīng)驗；熟悉嵌入式Linux開發(fā)環(huán)境，了解內(nèi)核驅(qū)動者優(yōu)先；有Qt上位機(jī)開發(fā)經(jīng)驗者優(yōu)先。
3. FPGA開發(fā)方向：熟練掌握Xilinx FPGA開發(fā)流程與Vivado工具，具備時序分析與優(yōu)化能力；精通Verilog HDL，能獨立完成模塊設(shè)計、仿真與驗證；具備SRIO/SGMII/千兆網(wǎng)口等高速接口開發(fā)經(jīng)驗；了解AES、SM系列密碼算法，有算法工作模式封裝經(jīng)驗者優(yōu)先。
4. 具備良好的文檔撰寫能力與團(tuán)隊協(xié)作意識，能高效推進(jìn)項目聯(lián)調(diào)。
5. 具備較強(qiáng)的問題排查能力，能適應(yīng)項目迭代與聯(lián)調(diào)壓力。