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1. 負責數(shù)字芯片F(xiàn)ront-end flow相關工作，包括邏輯綜合與時序分析、優(yōu)化/收斂，約束編寫以及PPA分析等；
2. 負責芯片語法檢查、RTL Check、Formal Verification、STA、Power Analysis等；
3. 負責前端工藝、lib、memory評估，與后端部門交互。

任職要求：

1. 計算機科學與技術、軟件工程、電子科學與技術等相關專業(yè)，本科及以上學歷；
2. 熟練使用Verilog HDL、Verilog或SystemVerilog等硬件描述語言；
3. 熟悉常用的EDA工具，如VCS、DC、GENUS、Spyglass等；
4. 有強烈的自動化、便捷化意識；
5. 有較好的溝通能力和團隊協(xié)作意識；
6. 有過ASIC設計經驗或物理設計背景者優(yōu)先。